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TNETV2501INPGF Datasheet(PDF) 9 Page - Texas Instruments

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Part # TNETV2501INPGF
Description  Fixed-Point Digital Signal Processor
PDF  197 Pages
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Manufacturer  TI1 [Texas Instruments]
Direct Link  http://www.ti.com
Logo TI1 - Texas Instruments

TNETV2501INPGF Datasheet(HTML) 9 Page - Texas Instruments

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background image
Figures
9
December 2002 − Revised November 2008
SPRS206K
Figure
Page
3−37
Parallel GPIO Enable Register 1 Layout (0x4403)
98
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−38
Parallel GPIO Direction Register 1 Layout (0x4404)
99
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−39
Parallel GPIO Data Register 1 Layout (0x4405)
100
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−40
Parallel GPIO Enable Register 2 Layout (0x4406)
101
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−41
Parallel GPIO Direction Register 2 Layout (0x4407)
102
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−42
Parallel GPIO Data Register 2 Layout (0x4408)
103
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−43
External Bus Control Register Layout (0x8800)
105
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−44
XPORT Configuration Register Layout (0x0100)
107
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−45
XPORT Bus Error Register Layout (0x0102)
108
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−46
DPORT Configuration Register Layout (0x0200)
109
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−47
DPORT Bus Error Register Layout (0x0202)
110
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−48
IPORT Bus Error Register Layout (0x0302)
111
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−49
System Configuration Register Layout (0x07FD)
112
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−50
Time-Out Control Register Layout (0x9000)
113
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−51
IFR0, IER0, DBIFR0, and DBIER0 Registers Layout
130
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−52
IFR1, IER1, DBIFR1, and DBIER1 Registers Layout
131
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−53
Bad TCK Transition
133
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−54
Good TCK Transition
133
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−55
Sample Noise Filtering Circuitry
134
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−1
3.3-V Test Load Circuit
139
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−2
Internal System Oscillator With External Crystal
140
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−3
Bypass Mode Clock Timings
142
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−4
External Multiply-by-N Clock Timings
144
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−5
ECLKIN Timings for EMIF
145
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−6
ECLKOUT1 Timings for EMIF Module
145
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−7
ECLKOUT2 Timings for EMIF Module
146
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−8
Asynchronous Memory Read Timings
148
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−9
Asynchronous Memory Write Timings
149
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−10
Programmable Synchronous Interface Read Timings (With Read Latency = 2)
151
. . . . . . . . . . . . . . . .
5−11
Programmable Synchronous Interface Write Timings (With Write Latency = 0)
152
. . . . . . . . . . . . . . . .
5−12
Programmable Synchronous Interface Write Timings (With Write Latency = 1)
153
. . . . . . . . . . . . . . . .
5−13
SDRAM Read Command (CAS Latency 3)
154
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−14
SDRAM Write Command
155
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−15
SDRAM ACTV Command
155
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−16
SDRAM DCAB Command
156
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−17
SDRAM DEAC Command
156
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−18
SDRAM REFR Command
157
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−19
SDRAM MRS Command
157
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−20
SDRAM Self-Refresh Timings
158
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−21
EMIF.HOLD/HOLDA Timings
159
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−22
Reset Timings
161
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .



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